※ 本文轉寄自 ptt.cc 更新時間: 2021-09-23 22:06:28
看板 Tech_Job
作者 標題 [請益] 請問有辦法從FPGA工程師轉IC設計嗎？
時間 Thu Sep 23 00:49:25 2021
各位先進大家好，小弟目前任職於一間設備開發公司，主要是撰寫FPGA，
另外約20%時間寫組合語言/C語言韌體，也有設計類比電路，及C++（QT）。
基本上就是依照需求想辦法把產品設計出來，該用什麼就用什麼。
目前工作的薪水不算高但是環境不錯，工作彈性，同事相處融洽。
目前工作的薪水不算高但是環境不錯，工作彈性，同事相處融洽。
不料最近公司有一些變動讓我興起轉職念頭。由於FPGA接觸的時間比較長
（三大FPGA都有在用），所以想用FPGA當作找工作的主力。一找才發現
寫FPGA其實路很窄，搜尋雖然有不少工作但是大部分都是IC設計的，
要有下線經驗，用FPGA當產品的公司其實很少，然後其中很多是版上風評不好的公司。
現在感覺前途一片黑暗。我想利用Verilog / FPGA的經驗當背景，然後花幾個月
補足一些IC設計的知識，切到三線IC設計公司，年薪比現在低也無所謂。
目前有找一些書與資料來看，但不多也不知道方向對不對。想請問前輩
，我這樣的背景，要加強什麼，才會增加三線IC設計公司的錄取機會？
謝謝。
，我這樣的背景，要加強什麼，才會增加三線IC設計公司的錄取機會？
謝謝。
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推 : 設備開發公司？有用fpga?1F 09/23 00:56
推 : 現在一線滿缺人的 直接面一線吧 面不上再來考慮其2F 09/23 01:05
→ : 他的
→ : 不用直接把自己天花板開在地下室 畫地自限
→ : 會verilog 看一下白板題就能去面了
→ : 他的
→ : 不用直接把自己天花板開在地下室 畫地自限
→ : 會verilog 看一下白板題就能去面了
→ : fpga的轉asic的，在最熟悉的領域反而常掛掉6F 09/23 01:08
→ : 比如如何串接reset ，還有怎麼測試unknown和非同步
→ : 滿常見資深人員還帶著一些奇怪的樂觀假設
→ : 比如如何串接reset ，還有怎麼測試unknown和非同步
→ : 滿常見資深人員還帶著一些奇怪的樂觀假設
→ : 必須說 會Verilog + FPGA跟實際IC廠落差還是很大9F 09/23 01:11
→ : 不過現在外面搶人搶得兇 若學歷不差 就一線開始投吧
→ : 不過現在外面搶人搶得兇 若學歷不差 就一線開始投吧
推 : 直接投看看吧，基本上verilog會用然後VLSI學一下跟11F 09/23 01:14
→ : 計算機組織會就可
→ : 計算機組織會就可
→ : FPGA在IC廠只是拿來佐證IP，實務上幾乎都RTL+simula13F 09/23 01:14
→ : tion為主; 後端驗證FPGA+DV通常有專屬部門負責
→ : 因此 若很熟FPGA又會SystemVerilog建議走DV
→ : tion為主; 後端驗證FPGA+DV通常有專屬部門負責
→ : 因此 若很熟FPGA又會SystemVerilog建議走DV
推 : MTK有FPGA16F 09/23 01:20
推 : 確定想走IC設計 VLSI電路的知識避不了17F 09/23 01:40
→ : 可以先把cdc跟async/sync reset的paper看熟
→ : 可以先把cdc跟async/sync reset的paper看熟
推 : 去查hedge fund,他們都有fpga 職缺，薪水高到嚇死19F 09/23 02:35
→ : 人
→ : 人
→ : 真的寫FPGA的專家在國外的薪水可是很高的21F 09/23 03:38
推 : 會用到FPGA的公司還是有的，可以再多找找22F 09/23 03:50
→ : 切到三線沒有比較好 要不要徵看看mtk23F 09/23 07:23
推 : 可以啦，不過你的學歷 年紀？24F 09/23 07:42
推 : 三大 FPGA 都有用過，那裡面SoC 相關IP CPU bus 是25F 09/23 08:18
→ : 否有整合過？如果都有整合過 應該會很搶手才對
→ : 否有整合過？如果都有整合過 應該會很搶手才對
推 : 學歷四大。就沒問題27F 09/23 08:18
推 : 很穩的 開履歷就知道面試機會一堆28F 09/23 08:34
推 : 放心會fpga很搶手29F 09/23 08:46
推 : 直接投一線，不過通常會需要你繼續做fpga30F 09/23 09:26
→ : 熟verilog的話，RTL應該自然就熟了吧31F 09/23 10:13
推 : 設備商跟真正ic廠RTL差距還蠻大的 想換建議就投看看32F 09/23 10:33
→ : 進去重新練
→ : 進去重新練
推 : 有。快投履歷34F 09/23 10:36
推 : 寫FPGA大部分沒有最佳化 這點跟寫ASIC不一樣35F 09/23 11:32
→ : 先去開一顆ic36F 09/23 11:41
推 : FPGA Intel 等 網通晶片 需要37F 09/23 11:56
推 : 先投履歷啦38F 09/23 11:59
推 : 錯了 fpga才要最佳化 他的clock tree是固定的 然後39F 09/23 12:28
→ : 一個prj主管希望你用小顆一點gate counts超過80% 你
→ : 就只能天天調timing
→ : 一個prj主管希望你用小顆一點gate counts超過80% 你
→ : 就只能天天調timing
推 : 沒差啦，連mux, flipflop都不知道的人還不是進一線42F 09/23 12:28
→ : 廠數位RD了，我親眼看到的例子
→ : 廠數位RD了，我親眼看到的例子
→ : ic就算沒最佳化 clock tree可以沿著critical path44F 09/23 12:29
→ : 長 就差很多
→ : 長 就差很多
推 : 外商FPGA IC大廠試試看46F 09/23 12:48
推 : 一線很缺人, 四中以上問題不大47F 09/23 12:50
→ : CAD?48F 09/23 13:35
→ : 先投履歷 面試 很快就知道49F 09/23 13:50
推 : FPGA跳ASIC很容易吧50F 09/23 15:34
推 : 直接去找 現在缺人缺成狗51F 09/23 17:30
推 : Verdi都不會用的都可以在一線大廠待好好的52F 09/23 19:42
→ : VHDL,組合語言,Verilog53F 09/23 20:20
推 : 做飛彈？54F 09/23 20:44
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