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因為保言問我之前學 Verilog 是看什麼書，所以我在板上貼點資料
如果實驗室有其他人想學的話可以參考看看

我之前在學校時學 Verilog 主要是用下面這本書
Verilog硬體描述語言 / Samir Palnitkar原著; 黃英叡, 黃稚存編譯
http://0rz.tw/T8xFo

這是一本翻譯的書籍，但是我覺得他翻的還算蠻不錯的
當時我第一次看時甚至感覺不太出這是本翻譯書

他裡面主要介紹一些基本的語法和應用，整本書的內容其實並不算很多
我覺得如果熟悉 C/C++ 的話應該會覺得這個語言很好學
因為他的語法真的比 C/C++ 簡單的多，用心看的話大約 1 到 2 週就可以看完

不過雖然語法好學，不過我想學這個語言還是有些硬體的基礎比較好
比如說修過 VLSI 和 VLSI Lab，不過沒有修過其實也沒關係
對於電路裡面的數位訊號會因為 RC 有所延遲這件事有基本概念就好
一般初學者的話會先在 windows 環境下用 Modelsim 之類的軟體去跑波形圖
但是這些軟體在做模體的時候其實使用者看不到實際的邏輯閘
裡面模擬出來的波形也沒有所謂 delay 的概念在裡面
所以大部分的人在初學的時候都會很不自覺的用寫 software 的想法在做 coding
這對於寫 HDL 是一個很大的禁忌，因為我們寫的是硬體不是軟體
用寫軟體的觀念下去寫最後做出來的電路有極大的機會是不 work 的

我自己當初在學習過程中，也常常犯了上述的問題
後來是在做專題和修實驗課用工作站跑過模擬之後
才逐漸對於用 Verilog 寫 s/w 和 h/w 有什麼不同

不過我想如果只是初學的話還事先把語法弄熟再說
語法熟悉之後再把程式丟到工作站上面去跑模擬
慢慢應該就會對我上面說的事情比較瞭解了

我這邊有一個工作站帳號是上學期修 數位訊號處理架構設計 時跟學校申請的
大家如果想要登工作站的話再來跟我要帳號和密碼吧
然後我會大概說一下要用什麼軟體以及要如何登入

大概就是這樣^^
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※ 來源: DISP BBS (http://disp.twbbs.org)
※ 編輯: kinomoto  來自: 118.160.235.101  時間: 2009-03-13 00:21:54
推 Knuckles:好文 推

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